香港大学Nature Nanotechnology：二维材料赋能先进芯片后道互连与晶圆背面技术

随着半导体工艺迈入后摩尔时代，传统的芯片前道工艺中硅基CMOS尺寸缩放正面临严重的物理与经济极限。为了持续提升计算芯片的集成密度、降低信号延迟并解决日益严峻的散热难题，芯片架构正加速向三维单片集成（Monolithic 3D, M3D）以及晶圆背面供电网络（Backside Power Delivery Network, BSPDN）演进。

近日，香港大学先进半导体与集成电路中心及电机电子工程系联合 Futurewei Technologies，在国际学术期刊《Nature Nanotechnology》上发表题为“Two-dimensional materials for advanced back-end-of-line and wafer backside technologies”的综述论文。系统梳理了石墨烯、过渡金属硫族化合物（TMDs）以及氮化硼等二维（2D）材料在芯片后道工艺（BEOL）与晶圆背面（Wafer Backside）架构中的关键应用前景（图1），为突破先进制程互连瓶颈，实现高性能、低功耗芯片提供了全新方案。

图1 二维材料在先进芯片后道与晶圆背面的系统级应用框架

1.传统后道互连的“物理墙”与二维材料的破局点

在现代集成电路中，后道互连网络负责连接数十亿个晶体管并传输信号与功率。然而，当互连线宽缩减至40 nm以下时，传统铜（Cu）/ Low-k 互连体系遭遇了极其严重的性能衰退：（1）电阻率剧增：互连线宽变窄导致严重的晶界与界面电子散射，使Cu的电阻率增加3倍以上（图2 a-c）。（2）热失控与可靠性风险：用于降低寄生电容的传统Low-k材料热导率极低且通常机械强度不足，加剧了芯片热积累与电迁移（Electromigration）失效。（3）热预算（Thermal Budget）限制：BEOL 工艺温度必须严格控制在450℃以下，而新兴的晶圆背面工艺对温度更加敏感（通常要求<300℃）。二维材料凭其原子级厚度、极高的载流子迁移率、优异的热导率以及低温加工兼容性，成为破解芯片后道互连瓶颈与晶背集成难题的关键钥匙。

图2 用于 BEOL 互连的二维材料在微缩方面面临的挑战与机遇

2.互连材料革新——互连导线、覆盖层、衬垫/阻挡层及互连填充材料

互连导线：在极小尺寸下，铜的电阻率因尺寸效应显著上升，而掺杂多层石墨烯仍表现出有利的电阻率缩放趋势。已有研究显示，在厚度低于10纳米时，插层或掺杂石墨烯以及部分拓扑半金属等候选材料可呈现优于铜的电阻率表现（图2d）。石墨烯还具备较高载流能力和良好导热性，但低温直接生长、三维沟槽共形填充、缺陷控制及金属接触电阻仍需进一步突破。

覆盖层与衬垫/阻挡层：石墨烯、氮化硼、MoS₂、TaSₓ和WS₂等二维材料可在原子级厚度下抑制铜离子扩散，同时减少传统高电阻衬垫和阻挡层对互连截面的占用（图2e）。论文指出，在20纳米宽互连中，以原子级二维材料替代传统3至4纳米Ta/TaN层，有望将铜的截面占比由约65%提高到约90%，从而延长铜互连继续微缩的空间。

互连填充材料：局部互连（local interconnect）需要兼顾低介电常数、高机械强度和高散热能力（图3 a-c），远离晶体管的全局互连（global interconnect）则更重视填充材料的高导热及绝缘特性（图3d）。非晶氮化硼可在较低介电常数下保持较高密度、高机械强度和高热导率；对于全局互连及晶圆背面供电架构中，低温沉积的多晶氮化铝、多晶氮化硼和多晶金刚石等材料则展现出更强的散热潜力。该分类框架强调，不同互连区域应根据电学与热学需求选择材料，而非以单一介质覆盖全部层级。

图3 用于局部/全局互连的传统填充介质材料与二维材料的基准评估

3.二维材料赋能后道与晶圆背面功能器件（逻辑、存储与电源开关）

二维材料的价值还在于能够把有源器件引入后道互连层和晶圆背面。以 MoS₂、WS₂、WSe₂为代表的过渡金属硫族化合物具有原子级薄的沟道和无悬挂键表面，可在极薄尺度下保持较好的静电控制，并有望在后道热预算内完成集成（图4）。论文据此总结了二维材料在逻辑晶体管、静态随机存取存储器（SRAM）、嵌入式动态随机存取存储器（gain-cell eDRAM）、非易失性存储器（RRAM及Flash）、选择器（Selector）和背面电源开关（Power Switch）中的应用。

在存储方面，二维晶体管可支持更紧凑的单片三维架构。采用MoS₂晶体管的两层单片三维SRAM可将单元面积缩小40%；相关的三层架构预计可获得更大的面积优势。二维材料较低的关态电流和良好的纵向集成能力，使得2T0C gain-cell eDRAM具备超长数据保持时间与高写入速度，也为高密度后道存算一体提供了理想平台。但器件阈值电压控制、器件一致性和阵列级可靠性仍是关键问题。

在晶圆背面供电场景中，二维晶体管有望承担电源门控开关功能。结合 p 型二维材料（如WSe₂、WS₂）构建背面 Header 电源开关，仿真显示相比传统硅基正面供电方案相比，单层WS₂背面电源开关的关态电流可低于前者的十八分之一，功耗可低于前者的十分之一，并改善电压降（IR-Drop）表现。这些结果仍需通过晶圆级材料制备、稳定的 p 型掺杂、低接触电阻和背面单片集成加以验证。

图4 基于二维材料的BEOL存储器与背面电源开关的架构及基准总结

4.未来路线图：“Backside 2.0”与工业化挑战

根据Imec路线图，未来的“Backside 2.0”技术将不仅止于背面供电，更将信号互连与二维功能晶体管深度融合于晶圆背面。评估显示，Backside 2.0结合二维器件有望为GPU/GP-SoC等复杂系统带来35%的逻辑单元面积节省、10%–15%的整体功耗降低以及32%的IR-Drop改善。

为了将这一宏伟蓝图转化为工业界产线能力，未来需重点突破的以下核心挑战：

1.实现晶圆级低温（<300℃）、高均匀性、低缺陷二维材料生长或可靠转移；

2.建立与硅基 CMOS 后道流程兼容的图形化、接触、界面、掺杂和阈值电压调控工艺；

3.系统验证二维材料在电迁移、热应力、铜扩散阻挡、机械强度和器件一致性等方面的长期可靠性；

4.完善二维晶体管紧凑模型、工艺设计套件、材料质量评价方法和行业测试标准，推动器件成果进入电路与系统设计。

综合现有研究进展，二维材料可作为超薄覆盖层、衬垫与阻挡层、低介电常数或高导热互连填充材料，以及后道和背面功能晶体管，与成熟硅基技术协同集成。随着规模制造、可靠性验证和设计工具逐步完善，二维材料有望成为延续摩尔定律、发展高密度三维集成和高能效计算芯片的重要候选技术路径。

论文链接：10.1038/s41565-026-02274-2

第一作者：汪正鹏（香港大学CASIC，ECE，博后）

通讯作者：张宇昊教授（香港大学CASIC，ECE）、吴平凡博士（Futurewei Technologies）、汪涵教授（香港大学CASIC，ECE）