2纳米之后，芯片盯上了“原子级薄膜”？

晶体管薄到原子级，最难的才刚开始：二维半导体如何走向晶圆厂？

如果把一只晶体管拆到最深处，决定它能否继续缩小的，可能是一层薄得几乎没有“厚度感”的半导体。

过去，我们习惯把芯片进步理解为：光刻机更先进，线条刻得更细，晶体管装得更多。但到了先进节点，另一道问题越来越难回避：

线路即使刻出来了，里面的电子还听不听栅极指挥？

这正是低维材料走向半导体制造核心议题的原因。

二维半导体、一维碳纳米管，以及由它们构成的新型器件，正在尝试为晶体管提供新的沟道、新的界面和新的堆叠方式。

2026年6月，imec（Interuniversity Microelectronics Centre，比利时微电子研究中心）与台积电、阿斯麦公布了一项300毫米平台上的二维晶体管集成进展。

它的意义，是把材料研究进一步带进真实工艺约束之中。

真正值得追问的是：当沟道已经薄到原子级，为什么制造一颗好芯片，反而需要解决更多问题？

二维纳米带栅堆栈与多层二硒化钨纳米带的截面显微图，图源：O’Brien 等，Nature Communications，2023，原文图4；署名4.0许可

01 晶体管越小，为什么越需要把“身体”变薄？

晶体管可以理解为一个由电场控制的开关。源极负责提供载流子，漏极负责接收，栅极隔着绝缘层调节沟道中的势垒，决定电流是否能够通过。

沟道足够长时，栅极比较容易守住控制权。沟道缩短以后，漏极的电场开始明显影响源端势垒：本来应该关着的开关，也可能漏出电流。

这类问题统称短沟道效应，直接影响待机功耗、工作电压和电路稳定性。

为了加强控制，晶体管的栅极从“在上面管”，发展到“从更多方向包起来管”。

FinFET（Fin Field-Effect Transistor，鳍式场效应晶体管）用栅极控制鳍状沟道的多个表面；GAA（Gate-All-Around，全环绕栅）结构进一步环绕纳米线或纳米片。

但包围得更全面，还需要沟道本身足够薄。如果半导体的内部距离栅极太远，电场就难以均匀控制整个截面。

硅可以继续变薄，只是厚度降低后，界面散射、厚度起伏和量子限域会越来越难处理。某些原本可以忽略的表面扰动，开始足以影响器件表现。

二维半导体的吸引力就在这里：它从材料结构上就适合形成极薄沟道。

理想层状晶体的基面通常没有传统意义上的悬挂键，研究者因此有机会在很小的厚度下，获得较好的静电控制。

不过，“二维材料”与“任何情况下都更好”之间，还有很长的距离。

较大的带隙和适当的有效质量，可以帮助抑制源漏直接隧穿，却也需要与载流子注入、驱动电流相互权衡。材料设计始终是一组联动关系。

还要分清三个尺寸：工艺节点名称、晶体管的实际栅长，以及沟道的厚度。

它们描述的东西不同。“2纳米”节点不能直接解读为栅长2纳米；一层厚约0.7纳米的二硫化钼，也不能直接被称为“0.7纳米制程”。

这场材料探索的核心，是在继续缩小时，让栅极依然能够有效控制电流。

不同晶体管结构的栅控能力仿真比较，图源：O’Brien 等，Nature Communications，2023，原文图1；知识共享署名4.0

02 低维材料家族里，谁适合接过先进逻辑的接力棒？

“低维”并不是把材料做得越小越好。它描述的是电子运动受限的方式，以及由此形成的能带与输运特性。

二维材料可以近似理解为电子主要在平面内活动、厚度方向受到强约束的薄层体系；一维体系则把载流子的运动进一步限制在细长通道中。

量子点等零维体系同样属于低维材料，但针对先进逻辑沟道，讨论最集中的候选包括二维半导体和半导体性碳纳米管。

首先要澄清：名气最大的石墨烯，并不天然就是最适合数字逻辑开关的材料。

理想、未改性的单层石墨烯缺少常规半导体所需的带隙，电流难以被充分关断。高迁移率固然诱人，数字电路还要同时关心得到多低的关态电流。

受到关注的另一类材料是TMD（Transition Metal Dichalcogenides，过渡金属二硫族化合物），典型成员包括二硫化钼、二硫化钨和二硒化钨。

它们兼具层状结构与半导体带隙，为极薄开关提供了材料基础。

这里还有一个常见误解：单层二硫化钼并非只有一排原子。

它由硫—钼—硫三个原子面构成，仍然被称为一个单层。研究中测得的单层厚度约为0.7纳米，具体表观厚度也会受测量方式和界面影响。

另一条路线是CNT（Carbon Nanotube，碳纳米管）。

可以把单壁碳纳米管理解为碳原子薄层卷成的极细管道，但卷曲方式，也就是手性，会改变其电子结构。

一部分碳纳米管呈金属性，另一部分具有半导体特性。数字逻辑需要有效控制这种差别。

而且，“都是半导体性”也不意味着电学性能一致。

2023年的一项实验比较了11种不同手性的单壁碳纳米管薄膜，发现手性差别能够显著改变器件电流与迁移率。

这使得纯度、直径、手性和排列一致性，成为材料制备必须回答的问题。

碳纳米管已经走出过完整系统原型。2019年，研究者展示了一颗由超过1.4万个互补碳纳米管晶体管组成的16位微处理器。

它证明了复杂电路可以被构建，但不能据此推导出其制造密度、频率、成本已经全面达到先进硅工艺水平。

评价低维材料，最终要同时看四件事：能否充分关断、能否提供足够电流、能否稳定加工，以及能否在大量器件上重复这些能力。

不同手性单壁碳纳米管的溶液、手性分布与薄膜表征，图源：Su 等，Nature Communications，2023，原文图1；署名4.0许可

03 电子进不了沟道，再好的材料也跑不快

设想一条路面十分平整的高速公路，入口却只能一辆车一辆车地缓慢放行。道路本身再好，整体吞吐量也会被入口限制。

二维晶体管的金属接触，就经常面临类似处境。

电子需要从源极进入只有一个或几个原子层厚的半导体，再从另一端流出。界面势垒、沉积损伤以及微小的结构变化，都可能显著妨碍这一过程。

如果用一阶串联电阻图像理解，总电阻可以拆成两端接触电阻、沟道电阻，以及接入区域等贡献。

沟道缩短后，其电阻通常降低；接触如果没有同步改善，在总电阻中就会占据越来越大的比例。

缩短沟道带来的收益，可能在入口和出口被消耗掉。

传统金属直接接触二维半导体时，可能出现MIGS（Metal-Induced Gap States，金属诱导带隙态），使界面能级与载流子注入变得复杂。

费米能级钉扎也会削弱“换一种功函数的金属，就能得到理想势垒”的简单设想。

半金属接触是一条重要路径。

2021年的原始研究利用铋接触，在单层二硫化钼器件中报告了123欧姆·微米的接触电阻；2023年的另一项研究利用特定晶向的锑接触，将这一指标推进到42欧姆·微米。

这些结果揭示了接触工程的潜力。

与此同时，比较数字必须带上条件：载流子密度多大、接触长度多长、施加什么偏压、如何提取电阻，以及后续工艺会不会破坏界面。

“欧姆·微米”通常是宽度归一化后的指标，也不能直接当作整颗器件的电阻读数。

还有一类方法，是先保护二维表面，再把金属温和地贴合上去，形成范德华接触。

2023年的研究通过可分解缓冲层保护半导体，退火后使金属与材料接触，并展示了晶圆尺度的集成过程。

但接触并非面积越大越好。大接触有利于注入，却会占用版图；缩短接触，又可能使注入效率下降。

边缘接触、顶接触以及部分包围式接触，因此都需要与器件结构一起设计。

低维材料真正进入先进节点时，沟道和接触必须同步缩放。只展示一个很短的沟道，还没有回答整颗晶体管能做得多紧凑。

利用可分解缓冲层保护二维半导体，再形成金属接触的工艺示意及实物图，图源：Kong 等，Nature Communications，2023，原文图1；署名4.0许可

04 表面太“干净”，为什么反而让绝缘层难以制造？

二维半导体的理想基面缺少悬挂键，这是它的一项优势，却给栅介质沉积带来一个反直觉的难题：原本用于生长薄膜的化学反应，找不到足够合适的起点。

先进工艺常用ALD（Atomic Layer Deposition，原子层沉积）制造薄而均匀的介质。

它依赖表面反应逐步生长。在化学活性较低的二维表面上，介质可能先形成不连续的小岛，影响覆盖性和漏电表现。

如果为了“长得上去”，用过强的处理制造活性位点，又可能伤到仅有几个原子面厚的沟道。

缺陷能够帮助成核，也可能引入陷阱、散射和电学漂移。工艺优化因此要同时处理覆盖性与界面质量。

为什么不能简单把绝缘层做厚一些？

因为栅极需要隔着它有效控制沟道。

EOT（Equivalent Oxide Thickness，等效氧化层厚度）衡量的，就是某个介质堆栈在电容意义上，相当于多厚的二氧化硅。

高介电常数材料能够在保持一定物理厚度的同时，提高栅控能力。

但如果中间夹入一层电容较小的缓冲材料，整个堆栈的串联电容就可能受到它限制。高介电常数氧化物再好，也不能自动抵消界面层的代价。

研究者正在探索温和的成核层、局部氧化、晶体介质，以及先在其他基底上做好介质再转移等方法。

2023年的一项工作展示了晶圆尺度高介电常数介质转移，报告等效氧化层厚度最低约1.2纳米，并在相应顶栅器件中获得最低约68毫伏每十倍电流变化的亚阈值摆幅。

它验证的是具体的介质集成方法，器件尺寸与测试条件仍需和先进节点目标分别核对。

SS（Subthreshold Swing，亚阈值摆幅）表示电流在亚阈值区改变一个数量级，需要改变多少栅压。这个数字越小，开关通常越利落。

对于室温下理想的常规热发射场效应开关，其极限约为60毫伏每十倍电流变化。仅仅把沟道换成二维材料，并不会自动突破这一机制的限制。

更隐蔽的考验发生在时间轴上。

电荷被介质陷阱捕获后，器件的阈值电压可能漂移；同一个栅压，今天和长期工作后得到的电流可能不同。

研究已经表明，沟道能级与氧化物缺陷能带的相对位置，会影响这类稳定性问题。

一条漂亮的扫描曲线，只展示某段测试过程。制造需要知道，器件在电压、温度和时间共同作用下，能维持多久。

高介电常数介质的预制、释放、转移及晶圆表面表征，图源：Lu 等，Nature Communications，2023，原文图1；署名4.0许可

05 只有一种好开关，还组成不了成熟的互补电路

数字逻辑普遍采用CMOS（Complementary Metal-Oxide-Semiconductor，互补金属氧化物半导体）电路，让n型与p型晶体管协同工作。

在最基本的反相器中，一类器件负责把输出拉向高电位，另一类负责把输出拉向低电位。两者在理想稳态下相互配合，可以减少从电源直通地的电流。

真实电路仍有漏电和动态功耗，而器件之间的匹配，决定了逻辑能否可靠地传递下去。

二维半导体研究中的难点，在于n型与p型器件的进展并不完全对称。

把电子有效注入沟道的方法，未必同样适合空穴；适用于二硫化钼的接触或介质方案，也未必能直接搬到二硒化钨上。

材料名称同样不能替代器件极性的测量。某种半导体最终呈现怎样的n型、p型或双极性行为，还受到接触、缺陷、栅压、掺杂和界面环境影响。

寻找p型沟道，是整套器件工程的一部分。

而且，传统硅工艺中成熟的离子注入，不能不加改变地用于原子级薄层。高能粒子带来的损伤，可能已经超过沟道能够承受的范围。

研究者因此探索生长时的替位掺杂、表面电荷转移、界面偶极以及接触区域调控等方法。

这些方法又有各自的代价：调节电荷的分子是否稳定，能否精确限制作用区域，会不会增加散射，以及多次热处理后是否仍能维持原来的阈值。

实验室里能够调出一种极性，与晶圆厂能够反复制造同一阈值，是不同的要求。

已有原始研究给出了具体方向。

2023年的研究通过半金属电极的费米能级调节，构建了p型二碲化钼晶体管阵列；2024年的另一项研究利用界面耦合调节极性，展示了由二维半导体构成的互补器件及垂直逻辑结构。

对电路而言，更关键的考卷是：两种器件能否在相容的工艺中制造，阈值是否合适，电流是否匹配，输出能否稳定地驱动下一层逻辑。

还需要建立反映实际寄生效应和器件差异的模型。

先进逻辑最终要把一对好器件，变成可设计、可连接、可重复制造的大量逻辑单元。

p型二碲化钼晶体管阵列、接触结构与电学比较，图源：Song 等，Nature Communications，2023，原文图4；署名4.0许可

06 从一片漂亮样品到整张晶圆，中间隔着哪些制造难题？

如果材料只在显微镜下的一小块区域里表现出色，研究已经有价值。但产业还要问：

晶圆边缘能不能一样好？

下一张晶圆能不能重复？

不同批次之间会不会明显变化？

二维半导体的一条常见制备路线是CVD（Chemical Vapor Deposition，化学气相沉积）。

前驱物在基底上反应、成核，晶畴长大，然后相互拼接，形成连续薄膜。

这很像铺设一张巨大而极薄的原子地板。

如果不同晶畴朝向不同，它们相遇时就可能留下晶界。薄膜看起来已经铺满，不代表其中每一个接缝都有相同的电学品质。

2024年发表的一项研究，通过调控界面缓冲层，在2英寸蓝宝石基底上生长单晶单层二硫化钼，并用跨尺度表征检验取向与拼接质量。

它展示了从“长出薄膜”走向“控制整片晶体”的一条研究路径。

真正的制造还需要处理两个彼此牵制的目标：材料质量和温度预算。

较高温度可能帮助晶体生长，但如果材料要直接长在已经完成的器件与互连上，底层结构就未必能承受同样的热过程。

因此出现了两种重要思路。

一种是在适合生长的基底上制备材料，再转移到目标晶圆；另一种是降低生长温度，让材料直接在目标结构上形成。

前者需要控制裂纹、褶皱、颗粒和残留；后者要在有限热预算内，继续争取结晶质量与电学一致性。

2023年的研究已经在200毫米平台上展示低于300摄氏度的单层二硫化钼生长与后道集成，采用了分离高温前驱物分解区和低温生长区的反应器设计。

这说明温度约束可以通过工艺创新来应对，也提醒我们，“低温生长”必须连同具体反应方式和材料质量一起评价。

即使薄膜顺利到了晶圆上，光刻、显影、清洗、刻蚀、金属沉积等步骤还会继续接触它。对厚材料可能影响有限的损伤，对原子级薄层就可能成为关键缺陷。

选择性刻蚀要移除周围材料，又尽量保住沟道；清洁工艺要去掉污染，也要避免把材料本身清洗坏。

所以，“晶圆级”至少要继续追问：指整片覆盖、整片结构一致，还是已经验证了大量器件的电学分布？

这些证据各有意义，不能相互替代。

二维晶体从成核、拼接到连续薄膜的形成过程，以及2英寸单层二硫化钼样品，图源：Li 等，Nature Communications，2024，原文图1；署名4.0许可

07 为什么低维材料的另一种机会，在芯片的上方？

低维材料的价值，不只在缩短平面内的沟道，也在于为垂直方向的集成提供更多选择。

CFET（Complementary Field-Effect Transistor，互补场效应晶体管）把n型与p型晶体管沿垂直方向堆叠，减少它们并排占据的面积。

原子级薄沟道有潜力减小有源层厚度，为更紧凑的结构留下空间。

但沟道薄，不代表整个器件堆栈同样薄。

栅介质、金属栅、隔离层、接触和布线依然需要空间。上层与下层怎样连接、怎样隔离，也会改变面积与电容。

因此，不能只凭一张材料厚度示意图，就推导出成品芯片的密度增益。

另一条路线是M3D（Monolithic Three-Dimensional Integration，单片三维集成）：在同一结构上逐层构建器件和细密互连，把不同功能放到更接近的位置。

它有别于单纯把已经完成的芯片封装堆叠，工艺关注点进一步深入器件层。

这时，BEOL（Back End of Line，后道工艺）的温度限制尤为重要。底层器件和金属互连已经存在，上层制造就需要控制热预算。

具体允许多高温度，要看材料体系与累计热过程，不能把某一个温度值当成所有工艺通用的通行证。

2024年的一项研究，将互补二硒化钨晶体管分别放在两个层级，通过约300纳米的通孔连接超过300个器件，并展示垂直逻辑门。

另一项研究则构建了包含14个范德华堆叠薄片层的逻辑器件，展示了垂直构筑的可能性。

这里的14层，指不同功能薄片组成的材料堆栈，其中包含栅电极、介质和半导体，并非14层已经量产的先进逻辑芯片。

研究演示的层数、尺寸与工作条件，都需要保留原来的含义。

垂直集成还把热问题带到更复杂的位置。

即使某种材料沿平面导热良好，热量跨越层间界面时仍可能受阻；堆叠越复杂，热点、界面热阻和机械应力越需要共同评估。

更短的电连接可能节省数据搬运能量，也必须与散热、供电和可靠性一并衡量。

从这些约束出发，可以作出一个有条件的判断：低维材料的产业机会，可能先表现为与硅共同工作，在特定层级或功能中发挥优势。

是否适合某条路线，仍要由整套集成结果决定。

垂直逻辑与存储结构示意，以及包含14个组成薄片层的器件截面，图源：Guo 等，Nature，2024，原文图3；署名4.0许可

08 离量产还有多远？

先看两个有日期的进展。

2025年12月，imec披露了与合作伙伴推进p型二维器件，以及300毫米兼容源漏接触和栅堆栈模块的结果。

2026年6月15日，imec、台积电与阿斯麦进一步公布，在同一300毫米晶圆上集成二维n型和p型晶体管，接触栅极节距达到50纳米。

CPP（Contacted Poly Pitch，接触栅极节距）反映的是包含接触需求在内的相邻栅极重复间距，与实际栅长、沟道厚度分别是不同指标。

它很重要，因为接触结构和间隔区也要占面积。把沟道缩短、却保留很大的接触，并不能自动得到更高的集成密度。

该2026年报告还给出，按照最大与最小电流之比大于10万的判据，94%的被统计晶体管能够工作。

这样的器件级结果说明工艺在向前推进；大型芯片仍需同时通过互连、复杂电路、可靠性和成品率等检验。

要判断一项突破的含金量，可以继续追问五件事。

第一，比较条件是否相同。

工作电压、关态电流、栅长和接触尺寸不同，电流数字就不能简单排座次。宽度归一化方法、载流子密度和测量环境，也应该一并公开。

第二，是最好的一只器件，还是一批器件的分布。

看平均值、中位数、离散程度与失败样本，往往比只看最高电流更有制造意义。

2024年的一项阵列研究，就同时展示了396个器件的统计区域、366条有效转移曲线，以及击穿和失败器件的数量。

第三，能否长期工作。

BTI（Bias Temperature Instability，偏压温度不稳定性）会使阈值随应力与时间变化；介质也需要经受电场和温度考验。

迟滞较小、短期放置稳定和通过长期工作可靠性验证，提供的是不同层次的证据。

第四，收益是否延伸到电路。

用一阶近似理解，开关延迟约等于：负载电容×电压摆幅÷驱动电流。

电流提高，如果同时伴随更大的寄生电容，速度收益就可能被抵消。连上真实负载，计入连线与接触，电路是否仍然更快、更省电？

这些结果比脱离负载的理想指标更接近产品。

第五，能否反复生产。

设备兼容性、工艺窗口、缺陷检查、材料供应、污染控制与单位合格芯片成本，都会影响采用决定。

芯片制造最终要交付的是稳定而可重复的能力。

低维材料已经带来清晰的科学价值：它让工程师在极薄沟道、界面组合与垂直集成上，拥有新的设计自由。

但把这些自由变成生产能力，需要材料、器件、工艺和电路共同前进。

下一步真正值得期待的，是把原子级薄膜的优势，稳定复制到不同晶圆、不同批次与完整产品之中。

那时，低维材料的故事才会从实验室纪录，进一步写进可交付的芯片里。

二维晶体管阵列的电流分布与统计，图源：Zhang 等，Nature Communications，2024，原文图3；署名4.0许可

原创声明： 本文综合公开资料梳理，转载需授权。

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