Advanced Science：二维闪存：材料、界面与存算融合

研究背景

人工智能、物联网、边缘设备与数据密集型计算产生的海量数据，对存储硬件的存储密度、操作速度、能耗、循环耐久性和数据保持能力提出了日益严苛的要求。闪存凭借高集成密度、低成本、成熟的制造体系和可靠的数据保持能力，长期占据非易失性存储的主导地位。然而，随着器件尺寸逼近10 nm以下，平面闪存面临短沟道效应加剧、漏电流增大、单元间串扰增强以及介质可靠性下降等问题；3D NAND虽以垂直堆叠取代横向微缩延续了闪存技术的寿命，但堆叠层数的持续增加也带来了工艺复杂度、成本、结构不均匀性和器件差异性的快速上升。

更根本的是，这些限制源于统闪存的电荷编程物理机制。硅基闪存依靠高电场驱动的福勒-诺德海姆隧穿或热载流子注入实现电荷写入与擦除，提高编程速度通常需要更强的电场，从而不可避免地增加能量耗散、诱发隧穿介质缺陷并加速长期可靠性退化，使编程速度、功耗与可靠性内在耦合、难以同时优化。以石墨烯、过渡金属硫族化合物和六方氮化硼为代表的二维材料具有原子级厚度、无悬挂键表面、强静电栅控能力和范德华集成能力，可抑制短沟道效应、降低界面无序，并在无需晶格匹配的条件下构建原子级锐利的异质界面，为重构电荷编程过程提供了新的自由度。

成果简介

有鉴于此，天津大学武恩秀副研究员、北京航空航天大学潘曹峰教授、天津工业大学解媛讲师与天津大学孟凡易教授等人在Advanced Science上发表综述，提出以界面调控电荷编程作为理解和设计二维闪存的统一框架。不同于以往按材料种类或器件结构进行分类的综述，该文以电荷编程为核心组织主线，聚焦界面如何决定载流子注入、界面输运、陷阱占据、电荷限域与电荷释放这一完整电荷生命周期，系统梳理了实现超快编程、低功耗操作、长数据保持和高耐久性的代表性策略，并进一步讨论了二维闪存在多级存储、存内计算、感存算一体化以及CMOS兼容异质集成方面的进展，最后指出了晶圆级合成、器件差异性、可靠性基准测试和阵列级实现等方面面临的关键挑战。

图文导读

图1概括了该综述的整体框架。传统硅基闪存的电荷注入由电场驱动且受结构限制，面临编程电压高、隧穿势垒固定和可靠性退化三大物理瓶颈；二维材料则可借助界面介导注入、能带对准与电场协同以及深能级陷阱实现可重构的电荷注入，从而打破速度-功耗-可靠性之间的权衡。作者总结指出，与传统硅闪存相比，二维闪存的编程速度可由微秒至毫秒量级提升至纳秒乃至亚纳秒量级，工作电压由10–20 V降至数伏甚至更低，单次操作能耗由pJ–nJ量级降至fJ–pJ量级。

图1 综述整体框架。从基于场驱动隧穿的传统硅基闪存，到基于界面可编程注入的二维闪存，再到性能解耦与架构重构的发展路径。

在超快编程方面，作者从相工程接触与范德华界面的势垒调控、二维增强热载流子注入与直接隧穿、陷阱工程加速俘获/释放三条路径展开讨论。例如，采用相工程边缘接触的MoS₂/hBN/少层石墨烯闪存编程速度约10 ns；InSe/hBN/多层石墨烯范德华浮栅存储器借助原子级洁净界面实现了21 ns的编程/擦除。图8所示工作表明，原子级薄的二维沟道能够在漏端附近更强地集中横向电场，且沟道越薄效应越显著；石墨烯载流子浓度高、散射弱，使电子和空穴均能在更宽的空间范围内获得足够能量。由此，石墨烯沟道器件在约5 V下实现约400 ps的编程，突破了闪存传统的纳秒壁垒，同时保持超过10⁴ s的数据保持和超过5.5×10⁶次的循环耐久性，且该机制同样适用于WSe₂沟道。

图8 二维增强热载流子注入与直接隧穿实现亚纳秒闪存编程。(a) 石墨烯沟道闪存器件及脉冲测试配置示意图。(b) 用于对比的WSe₂沟道晶体管示意图。(c) 石墨烯沟道晶体管示意图。(d) 随沟道厚度变化的横向电场分布模拟。(e) WSe₂、石墨烯与硅沟道中最大横向电场随沟道厚度的变化。(f) 不同沟道材料中最大注入电流随电场的变化。(g) 短电压脉冲下的亚纳秒编程行为。(h) 编程态的数据保持性能。(i) 重复编程/擦除循环下的耐久性。

在低功耗操作方面，MoS₂/hBN/石墨炔/石墨烯半浮栅存储器利用有利的能带对准降低注入势垒，写入脉冲仅需30 mV；引入氧化石墨炔阈值开关层后，器件以20 ns、2 V脉冲完成编程/擦除，单次操作能耗低至10 fJ；WS₂/hBN/WS₂存储器则通过栅压调控金属/WS₂界面在准欧姆与肖特基接触之间切换，将编程电流降至约10^-11 A。在数据保持方面，以PbI₂本征碘空位相关深能级陷阱作为存储介质的器件实测保持超过1.2×10⁴ s，外推10年电荷损失约16%；采用CdSe@CdS核壳量子点作为存储层的单层MoS₂器件循环超过5×10⁴次，外推10年后可保留约96.5%的存储电荷。在存内计算方面，图17所示工作将无势垒铋接触与双脉冲编辑方案引入二维浮栅存储器，开关比达10⁸，电流噪声显著降低，实现2249个可区分电导态，在85 °C下仍保持超过11 bit的存储能力，同时编程/擦除时间约230 ns、保持时间超过10⁴ s、耐久性超过10⁵次。

图17 二维浮栅存储器中的高精度多级存储。(a) 增加浮栅存储器稳定存储态数量的三项关键要求：大动态范围、低噪声与强态稳定性。(b) 栅注入型二维浮栅存储器件示意图。(c) 输出特性，显示2249个可区分电导态。(d) 代表性多级态随时间变化的电流特性。(e) 双脉冲编辑法实现的快速编程。(f) 双脉冲编辑法实现的快速擦除。(g) 多级态的数据保持特性。(h) 重复编程/擦除下的耐久性。

在感存算一体化方面，可重构多功能分裂浮栅存储器（MM-SFGM）利用空间分离的双栅独立调控载流子类型与局部电势，使同一沟道可重构为p-n、n-p、n-n和p-p同质结。p-n/n-p构型下，器件作为自供电光电探测器，光响应度可线性调节并非易失存储，获得63个模拟态，可在传感端直接执行乘累加运算；p-p/n-n构型下，器件进入存内计算模式，电导可线性、对称地更新，同样支持63个稳定模拟态，耐久性超过10⁶次；调控浮栅电荷态还可重构整流行为，实现类ReLU和类Sigmoid非线性激活。最终，该阵列被集成到包含传感、存储、线性计算与非线性激活模块的完整硬件框架中，并在FPGA辅助控制的原型平台上完成了实验验证。

图19 用于感存算一体化的多功能分裂浮栅存储器。(a) 多功能分裂浮栅存储器件示意图。(b) 可重构的p-n、n-p、n-n和p-p同质结构型及对应转移特性。(c) 传感内计算模式，光响应与非易失存储相耦合。(d) 存内计算模式，模拟电导态支持权重存储与更新。(e) 可重构整流行为实现的非线性激活功能。(f) 集成传感、存储、计算与激活的完整硬件架构示意图。(g) 组装完成的硬件原型照片。(h) 感存算一体化系统的工作流程。

从器件走向系统，二维闪存还需解决阵列集成与CMOS兼容问题。采用“存储堆栈优先”的超洁净范德华集成工艺，研究人员制备了良率达98.4%的1024单元闪存阵列，编程速度约20 ns；基于Sb/Au半金属接触的MoS₂闪存构建了8×16模拟内容可寻址存储器阵列，估算每单元每次搜索能耗低于0.1 fJ、延迟36 ps，相比传统SRAM方案能效提升13.8倍、延迟降低568倍。图23所示工作则通过原子到芯片（ATOM2CHIP）策略，将二维闪存模块单片集成于CMOS后端金属层之上，借助模块化三维架构将二维存储核心与CMOS电路分离并经专用接口互连，芯片良率达94.34%，操作速度约20 ns，能耗低至0.644 pJ/bit，并实现了指令驱动操作、32位并行编程与随机访问。

图23 二维闪存与CMOS平台的异质集成。(a) 单片集成二维闪存-CMOS芯片的光学照片及截面TEM图像。(b) 二维闪存芯片的三维架构，显示二维存储模块与CMOS电路的分离与互连。(c) 二维材料/CMOS集成的跨平台兼容性验证与协同设计方法。(d) 芯片测试系统示意图。(e) 棋盘格编程后32条字线的编程准确率，体现芯片级功能与集成一致性。(f) 指令驱动操作时二维闪存芯片内部的数据流。

总结展望

该综述指出，二维闪存的性能优势并非来自单一材料参数或器件组件，而源于对原子级薄沟道、隧穿势垒、存储层和范德华界面中电荷注入、输运、俘获与限域的协同调控，即实现由体电场驱动的电荷编程向界面调控的电荷编程的转变。作者据此提炼出四条设计原则：接触工程是高性能二维闪存的核心；隧穿层是决定速度与保持之间权衡的关键，应足够薄以实现快速电荷转移，同时足够均匀稳健以抑制漏电和循环退化；存储层应提供高密度、稳定且能级合适的陷阱位点，而非单纯追求陷阱密度最大化；整个异质结构需在能带对准层面统一设计。

展望未来，作者认为可控迟滞有望从被动的副产物转变为可编程资源，使同一器件在存储与逻辑晶体管工作模式之间切换，为存内计算和逻辑-存储单片集成奠定基础。与此同时，二维闪存走向实际应用仍面临诸多挑战：晶圆级合成、厚度控制与跨晶圆均匀性尚待突破，转移引入的污染、褶皱和裂纹会进一步放大器件差异；阵列层面需系统解决串扰、漏电、电压不均匀、编程/读取干扰及外围电路兼容等问题；与CMOS深度集成还需满足后端工艺的热预算要求。此外，许多器件的保持与耐久性仍在非标准条件下评估，亟需建立严格统一的基准测试体系。

文献链接

DOI：https://doi.org/10.1002/advs.78009

Two-Dimensional Flash Memory: Materials, Interfaces, and Storage–Computing Convergence