复旦大学陆叶研究员等发表题为A Capacitorless Graphene Drain Impact Ionization Memory with Ultralow Write Pulses于 Nano Lett.上。
DOI：10.1021/acs.nanolett.6c02543
大模型人工智能硬件对存储单元的读写速度、集成密度、功耗提出极高要求，传统存储架构存在电压缩放瓶颈。标准硅晶体管室温亚阈值摆幅理论下限为 60 mV / 十倍电流，实现有效读写必须施加大幅栅压，造成读写功耗居高不下；现有无电容 1T-DRAM、浮栅二维存储、陡斜率器件均存在明显缺陷，多数器件正向与反向亚阈值摆幅不对称，无法实现对称高低电平低电压写入，部分器件触发碰撞电离仍依赖高压控制栅，难以同时满足 “双向低摆幅、高开关比、无电容高密度集成” 三大需求。低摆幅片间互联是降低布线功耗的关键技术，但传统存储器件无法直接识别、存储低压脉冲，必须搭配电平转换、信号放大电路，额外增加系统功耗与硬件面积。
Figure 1 器件结构与基础电学、能带表征
针对以上矛盾，本文基于 SOI 衬底设计石墨烯 / 硅异质结漏极碰撞电离存储器（GDII 存储器），利用单层石墨烯修饰漏极形成局域强电场，依靠碰撞电离与浮体电荷存储协同实现 ±200 mV 超低对称读写脉冲，摆脱电容单元依赖，突破传统晶体管 60 mV 摆幅物理限制，为低功耗片上脉冲加密、存内计算提供全新单管存储器件方案。器件基底采用绝缘体上硅结构，沟道为本征薄层硅，源区重 n 型离子注入，漏端制备铝掺杂单层石墨烯与硅形成异质结，截面透射电镜清晰验证 Al/Gr/Si 三层堆叠界面完整无缺陷，铝层对石墨烯实现 n 型预掺杂，大幅提升载流子输运效率。
Figure 2 存储器读写工作原理与瞬态电流响应
GD 存储器核心工作机制分为碰撞电离导通与浮体电荷稳态存储两部分。器件静态基底栅压设定 – 0.4 V，漏极施加 3 V 恒定读取电压；栅极施加正向 200 mV、10 ns 窄脉冲时，沟道能带大幅下拉，源极电子注入至石墨烯 / 硅异质结强电场区域，高速载流子发生碰撞电离，大量空穴生成并滞留 SOI 浮体区域，浮体电势抬升、器件维持低阻导通态，对应逻辑 “1”；施加 – 200 mV、100 ns 负栅脉冲时，沟道势垒抬升，碰撞电离效应完全抑制，浮体内留存空穴通过源极泄漏复合清除，器件稳定保持高阻关态，对应逻辑 “0”。正负脉冲宽度差异源于电荷生成与消散动力学不对称：碰撞电离产生空穴仅需纳秒尺度，而空穴泄漏复合速度缓慢，擦除需要更长脉冲时长。电学测试显示器件正向亚阈值摆幅 0.29 mV/dec、反向 0.25 mV/dec，双向均远低于玻尔兹曼极限，正反扫描形成稳定 0.2 V 磁滞窗口，为 ±200 mV 低压读写提供充足裕度。重复循环电学测试证明器件阈值电压分布区间狭窄，写 0 阈值分布 – 0.557~-0.464 V，写 1 阈值分布 – 0.324~-0.299 V，基底 – 0.4 V 工作点具备超过 0.1 V 稳定操作余量；漏源电压 3 V 时磁滞窗口达到最优，低漏压下碰撞电离强度不足，无明显存储窗口，高漏压则会造成器件可靠性劣化。能耗测算显示单次 200 mV 读写脉冲电容损耗仅 3.54 fJ，属于飞焦级超低功耗水平。
Figure 3 器件稳定性测试与性能对标雷达 / 对比图
瞬态电流测试定量表征两种状态的开关区分度：200 mV 写 1 脉冲作用后器件电流提升 3.4 个数量级；-200 mV 擦除脉冲完成后电流衰减 3.9 个数量级，高低阻态电流差距巨大，读取识别容错性强。与近年各类陡斜率存储、二维浮栅、1T-DRAM 器件横向对比，现有方案双向读写电压普遍高于 400 mV，部分仅能实现单向低压操作，而 GDII 存储器实现业界创纪录 ±200 mV 对称双向脉冲，填补超低摆幅对称存储器件研究空白。器件无电容单元，单元结构简单，利于高密度阵列集成，规避传统 DRAM 电容占据大量面积的弊端；石墨烯漏极异质结是实现局域强电场的关键，若替换常规金属漏极，界面电场强度大幅下降，碰撞电离效应消失，无法实现陡斜率开关与低压存储功能。同时器件对低压脉冲具备天然映射能力，不同时序的 200 mV 高低脉冲输入后，会输出统一读取电流波形，仅依靠脉冲时长区分存储逻辑值，基于该特性搭建低摆幅脉冲加密系统：多组二进制脉冲序列输入器件后生成相同输出曲线，后端依靠脉冲时序完成解码，在器件硬件层面实现信息混淆，减少电路级加密带来的功耗开销，适配 AI 芯片片间通信安全传输场景。多次循环稳定性测试表明器件开关曲线包络几乎重合，读写状态无明显漂移，具备可靠循环耐久特性。
Figure 4 低摆幅脉冲加密功能演示图
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